FPGA 学习笔记 （十） PLL核的定制

通常我们板子上所带的系统时钟是50Mhz，如果我们需要更高的频率就需要使用pll核，通过锁相环将频率倍频到更高的频率。

我们采用将系统时钟50Mhz倍频到100Mz来讲解： 1）选择tools→MegaWizard Plug-In Manager

2）选择“Creat a new custom megafunction variation”，然后Next。

3）接着选择我们所需要的ip核，如图所示进行设置。 ● 选择IP核为“I/O ALTPLL”。 ● 器件系列为“Cyclone IV E”。 ● 选择语言为“Verilog”。 ●输入工程所在的路径，并且在最后面加上一个名称，然后点击Next。

4） 接着来到了PLL的参数配置页面，做如图所示的设置。然后点击Next进入下一个页面。 ● 选择器件的速度等级“8”。 ● 选择输入系统时钟“50MHz”。

5） Input/lock页面中，如图3.14所示进行设置，接着点击Next进入下一个页面。 ● 引出该PLL硬核的’areset’信号，这是该PLL硬核的异步复位信号，高电平有效。 ● 引出该PLL硬核的’locked’信号，该信号用于指示PLL是否完成内部初始化，已经可以正常输出了高电平有效。

6） 这里有5个可选的时钟输出通道，通常我们只用第一个通道其他不用 设置。 ● 勾选“Use this clock”，表示使用该时钟输出信号。 ● 输入乘法因子为2，除法因子为1。相移为0，占空比为50%。

7） 配置完成后，最后在Summary页面，如图3.16所示，不勾选任何文件。点击Finish完成PLL的配置。

8）在相关问价夹中生成的文件如下，可直接复制如下文件到工程中使用。

若需要定制其他频率的pll核，不用再按照如上步骤新建pll，可在原有pll核中修改： 打开syspll文件找到defparam部分

clko_divide_by 为除法因子 clko_multiply_by 为乘法因子 input_frequency 表示时钟周期为20000ps 即20ns或50MHZ 最后选择相关器件。