用于WLAN的高速ADC及DAC的测试(上)

2019-11-05 02:35:39

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供稿：网友

　　1 用于WLAN(8.11b)标准和芯片集的ADC/DAC
　　
　　WLAN使用了iEEE的802.11标准。这个标准从诞生起就经历了一系列的变迁，人们用字母（最常见的是802.11b）将它分类，以此形成了许多无线设备的运作基础。
　　
　　WLAN的每一类都处理着无线通信运作的不同元素，包括数据周期、QoS、互通性和安全性。表1 说明了这些分类主要的区别。其区别主要在于他们的带宽和数据周期。因此构筑在802.11规格上的芯片集有相似的结构。图1表示802.11 网络接口的主要结构。这里的芯片集包含了许多区域，比如bbp(bASE bAND PRoCESSoR)、MAC(MEDiA access CoNTRoLLER)、iF/RF和poWER AMpLiFiER等。
　　
　　在bbp部分，有一些带有AGC、i/Q 调节器/解调器、i/o控制收发器, 并包含用于i/Q输入输出的ADC/DAC。图2 表示802.11b基带处理器简化了的结构。
　　

　用于WLAN的高速ADC及DAC的测试(上)（图一）

　用于WLAN的高速ADC及DAC的测试(上)（图二）

　用于WLAN的高速ADC及DAC的测试(上)（图三）

　　
　　从图2可以看出，主要的时钟频率是44MHz。分频后，ADC和DAC在最大为22MHz的时钟下工作。模拟输入和输出信号的分辨力达到了6biT。只有AGCCoNTRoL需要一个7bitADC/DAC。考虑到一些设计余量，8biT＠2zMHz的ADC/DAC适合802.11b基带处理器。
　　
　　另一方面，我们希望高速ADC/DAC能够满足其整体要求，因此提高芯片的性能以达到其他要求。最后，高速ADC达到了10bit＠40MHz，高速DAC达到了8bit＠100 MHｚ。它们被802.11b基带处理器芯片集采用。同时，在8biT DAC的结构基础上，我们又设计了另外的12biTDAC，使它的频率达到了50MHz。图3和4表示这种高速ADC/DAC 芯片的结构。
　　

　用于WLAN的高速ADC及DAC的测试(上)（图四）

　用于WLAN的高速ADC及DAC的测试(上)（图五）

　　高速ADC和DAC除了用于WLAN基带处理器芯片集，也可以应用于独立芯片的其他高速需求,并且可以作为ip核应用于SoC设计。
　　
　　那么怎么满足这种高速AD/DA芯片的测试要求呢？ADVANTEST提供了优秀的测试方案。
　　
　　2 ADC测试
　　
　　高速10位ADC具有一对差分输入，共模电压为2.5 V，Vp－p为1V。这意味着模拟输入电压范围是2～3V。这样模拟输入精度就是：
　　
　　1LSb＝(Vinmaｘ－Vinmin)/2n＝(3－2)/210＝976.6μ
　　
　　(N为数字输出位数)
　　
　　为了能测试这样精度的芯片，我们需要输入更高精度的模拟电压。此次测试时输入的模拟电压精度为：
　　

　用于WLAN的高速ADC及DAC的测试(上)（图六）

　　芯片的最大采样频率为25 MHｚ或更高。
　　
　　于是，在测试中存在两个问题。一个是如何产生如此高精度的模拟电压信号（电压精度为200μV左右），另一个是如何实现如此高的采样频率。
　　
　　为了满足这两个测试要求，我们使用了WVFG（wide video frequency generator）测试硬件。WVFG的具体性能指标见表2。
　　

　用于WLAN的高速ADC及DAC的测试(上)（图七）

　　可以选择LoW DiSToRTioN MoDE来达到上述要求：
　　
　　1)1LSb＝1V/214＝61.0μV＜244.1μV
　　
　　2)采样频率＝100MSpS＞25MSpS
　　
　　通过使用上述的硬件，就可对ADC芯片进行测试。我们主要测试了以下芯片的AC参数：
　　

　用于WLAN的高速ADC及DAC的测试(上)（图八）

　　测试这些参数，最主要是测出芯片的基波、高次谐波及噪声。测试流程如下并见图5。
　　
　　1)使用WVFG生成一对差分的正弦波模拟信号，输入芯片；
　　
　　2)芯片将其转换为相应的数字输出；
　　
　　3)使用测试系统的数字通道获取芯片的数字输出，并将其组合成数字码；
　　
　　4)对数字码进行分析得到芯片的基波、高次谐波及噪声（利用FFT变换）；
　　
　　5)计算 SFDR、SiNAD、SNR和THD。
　　

　用于WLAN的高速ADC及DAC的测试(上)（图九）