Verilog HDL设计自动数据采集系统

2019-11-03 09:03:03

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供稿：网友

杭州浙江大学仪器系（310027）杨祥龙罗子健

　　随着数字时代的到来，数字技术的应用已经渗透到了人类生活的各个方面。数字系统的发展在很大程度上得益于器件和集成技术的发展，著名的摩尔定律（Ｍｏｏｒｅ'ｓＬａｗ）的预言也在集成电路的发展过程中被印证了，数字系统的设计理念和设计方法在这过程中发生了深刻的变化。从电子ＣＡＤ、电子ＣＡＥ到电子设计自动化（ＥＤＡ），随着设计复杂程度的不断增加，设计的自动化程度越来越高。目前，ＥＤＡ技术作为电子设计的通用平台，逐渐向支持系统级的设计发展；数字系统的设计也从图形设计方法向硬件描述语言设计方法发展。可编程器件在数字系统设计领域得到广泛应用，不仅缩短了系统开发周期，而且利用器件的现场可编程特性，可根据应用的要求对器件进行动态配置或编程，简单易行地完成功能的添加和修改。

　　在现代工业的发展中，实时测控系统得到广泛应用，这就对高速数字信号处理系统提出了更高的要求。因为要涉及大量的计算，为了提高运算速度，应用了大量ＤＳＰ器件。数据采集系统是整个系统的核心部分之一，传统方法是应用ＭＣＵ或ＤＳＰ通过软件控制数据采集的模／数转换，这样必将频繁中断系统的运行从而减弱系统的数据运算能力，数据采集的速度也将受到限制。因此，ＤＳＰ＋ＣＰＬＤ的方案被认为是数字信号处理系统的最优方案之一，由硬件控制模／数转换和数据存储，从而最大限度地提高系统的信号采集和处理能力。

　　１系统总体方案

　　数据采集系统是基于ＤＳＰ的信号处理系统中的一部分，框图如图１所示。该数字信号处理系统用于随机共振理论在弱信号检测中的应用研究中。整个系统由信号放大、信号滤波、信号采样、高速数字信号处理、与主计算机的高速数据传输接口等部分组成。其中，信号放大是对输入信号进行调理以满足采样的要求；信号滤波是防止信号产生"混叠现象"；信号采样是完成模拟信号的数字化；高速数字信号处理是在建立随机共振模型的基础上完成各种算法；与主计算机的高速数据传输接口是满足信号检测的实时性，将ＤＳＰ处理的数据传给计算机以进行进一步的处理。基于ＶｅｒｉｌｏｇＨＤＬ设计的自动状态机由硬件控制Ａ／Ｄ转换以及自动向ＦＩＦＯ中存储数据，采样频率由ＤＳＰ系统的输出时钟确定，当采样数据达到一帧时，ＦＩＦＯ向ＤＳＰ申请中断，ＤＳＰ系统启动ＤＭＡ完成数据读取。这期间数据采集不中断，从而实现连续的实时数据采集和实时数据处理。数据采集系统由Ａ／Ｄ芯片ＭＡＸ１９６、逻辑控制芯片ＥＰＭ７１２８、ＦＩＦＯ芯片ＣＹ７Ｃ４２５组成。控制逻辑用ＶｅｒｉｌｏｇＨＤＬ语言描述，并进行了仿真和实际验证。

　　２硬件电路设计

　　２．１Ａ／Ｄ转换芯片

　　系统Ａ／Ｄ转换由ＭＡＸ１９６芯片实现。ＭＡＸ１９６的特点为：

　　①１２位Ａ／Ｄ转换精度，１／２ＬＳＢ线性度；

　　②单５Ｖ电源供电；

　　③软件选择模拟量输入范围，分别为：±１０Ｖ、±５Ｖ、０～５Ｖ、０～１０Ｖ；

　　④６模拟量输入通道；

　　⑤６μｓ转换时间，１００ｋｓｐｓ采样速率；

　　⑥内部或外部采样控制；

　　⑦内部或外部时钟控制转换。

　　在ＭＡＸ１９６的控制字中：

　　①Ａ２Ａ１Ａ０为通道选择字：０００～１０１分别代表通道０～５；

　　②ＢＩＰ、ＲＮＧ为输入范围和极性选择；

　　③ＡＣＱＭＯＤ：采样控制模式，０为内部控制采样，１为外部控制采样；

　　④ＰＤ１、ＰＤ０为时钟与省电模式选择。

　　内部转换模式时序如图２所示。当向ＭＡＸ１９６写入包含通道选择、量程选择、极性选择的控制字时，完成Ａ／Ｄ转换的初始化。控制字的ＡＣＱＭＯＤ位用来选择内部转换模式和外部转换模式，当写入ＡＣＱＭＯＤ位为０的控制字时，将启动内部转换模式，这里采用内部采样模式，一次转换需要１２个时钟周期，转换周期由芯片内部时钟确定。写入一个写脉冲（ＷＲ＋ＣＳ）可以启动一次转换。当在Ａ／Ｄ转换期间写入新的控制字时，将中止转换并启动一次新的采样周期。Ａ／Ｄ转换结束，输出低电平信号ＩＮＴ有效，信号ＲＤ读取Ａ／Ｄ转换结果并复位ＩＮＴ信号，完整的一个转换周期结束。

　　２．２数据缓存器

　　系统采集的数据常常放在数据缓存器中。数据缓存区要求既要有与Ａ／Ｄ芯片的接口又要有与系统ＤＳＰ的接口以提高数据吞吐率，因此常选用双口ＲＡＭ或ＦＩＦＯ。由于ＦＩＦＯ不需要地址寻址，为了简化控制信号，本模块采用ＦＩＦＯ芯片ＣＹ７Ｃ４２５作为数据缓存区。ＦＩＦＯ存储器允许数据写入和读出不依赖于数据速率，并且总是以写入的顺序读出。根据Ｆｕｌｌ和Ｅｍｐｔｙ标志来判断存储器全满或空。ＦＩＦＯ芯片可以进行数据宽度和存储深度的扩展而不会增加额外的时间延迟。当写信号（Ｗ）为低电平时发生写操作，当读信号（Ｒ）为低电平时发生读操作。Ａ／Ｄ转换的结果通过写操作不断存入ＦＩＦＯ中，当ＦＩＦＯ满时，Ｆｕｌｌ标志有效，向系统申请中断，ＤＳＰ响应中断，立即启动ＤＭＡ读ＦＩＦＯ中的数据，当读到空时，Ｅｍｐｔｙ标志有效，ＤＳＰ停止读入操作。采用两片ＣＹ７Ｃ４２５扩展为１８位１０２４字的高速异步ＦＩＦＯ存储器，数据处理速度达到５０ＭＨｚ，可以实现数据的高速写入和高速读出。ＦＩＦＯ异步读写时序见图３。

　　２．３状态机模块

　　状态机ＦＳＭ完成自动Ａ／Ｄ转换和数据存储，控制芯片是ＥＰＭ７１２８ＳＱＣ１００。该状态机由系统时钟驱动，产生ＲＤ、ＷＲ、ＩＮＴ信号，状态机能连续运行，不断地写命令字以启动Ａ／Ｄ转换，然后读出Ａ／Ｄ的转换结果并同时写入ＦＩＦＯ。时序图见图４。

　　复位时，产生写脉冲ＷＲ，芯片ＭＡＸ１９６在ＷＲ的上升沿锁存外部输入的命令控制字，开始Ａ／Ｄ转换。当Ａ／Ｄ转换结束时，芯片ＩＮＴ变为低电平，在下一个时钟的上升沿，ＲＤ变为低电平，数据总线上输出数据。当ＲＤ信号低电平有效时，ＩＮＴ信号变为高电平，下一个时钟的上升沿，ＲＤ信号变为高电平，在ＲＤ的上升沿数据被锁存进ＦＩＦＯ。ＲＤ信号回到高电平后，ＷＲ信号变为低电平，于是又开始下一次转换。

　　３系统的ＶｅｒｉｌｏｇＨＤＬ描述

　　电子系统设计中一般遵循自上而下的设计思路，对系统进行设计、描述与仿真。考虑到模块的通用性和可移植性，常常使用ＨＤＬ语言来描述数字系统，如ＶｅｒｉｌｏｇＨＤＬ、ＶＨＤＬ、ＡＨＤＬ语言等。其中ＶｅｒｉｌｏｇＨＤＬ语言具有结构清晰、文法简明、功能强大、高速模拟和多库支持等优点，被近９０％的半导体公司使用，成为一种强大的设计工具。

　　３．１用ＶｅｒｉｌｏｇＨＤＬ语言描述ＭＡＸ１９６

　　用ＶｅｒｉｌｏｇＨＤＬ程序描述ＭＡＸ１９６模块，可以把模块用于采集系统的仿真，以验证状态机设计的正确性。该模块主要有三个输入信号和一个输出信号，与芯片的控制信号是一致的。程序说明如下：

　　ｍｏｄｕｌｅａｄｃ（ｒｅｓｅｔ，ｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ，ｉｎｔ＿ａｄｃ）；

　　ｉｎｐｕｔｒｅｓｅｔ，ｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ；

　　ｏｕｔｐｕｔｉｎｔ＿ａｄｃ；

　　ｒｅｇｉｎｔ＿ａｄｃ；

　　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｗｒ＿ａｄｃｏｒｎｅｇｅｄｇｅｒｄ＿ａｄｃｏｒｎｅｇｅｄｇｅｒｅｓｅｔ）

　　ｂｅｇｉｎ

　　ｉｆ（！ｒｅｓｅｔ）ｉｎｔ＿ａｄｃ＝１；

　　ｅｌｓｅｉｆ（ｒｄ＿ａｄｃ＝＝０）ｂｅｇｉｎｉｎｔ＿ａｄｃ＝１；ｅｎｄ

　　ｅｌｓｅｂｅｇｉｎ＃１０ｉｎｔ＿ａｄｃ＝０；ｅｎｄ

　　ｅｎｄ

　　ｅｎｄｍｏｄｕｌｅ

　　３．２用ＶｅｒｉｌｏｇＨＤＬ语言描述自动状态机

　　自动状态机有三个输入信号和两个输出信号，输入信号中ｃｌｋ由ＤＳＰ系统输出以控制采样速度，ｒｅｓｅｔ信号复位自动状态机，ｉｎｔ＿ａｄｃ是Ａ／Ｄ芯片转换结束的响应信号；输出信号ｒｄ＿ａｄｃ、ｗｒ＿ａｄｃ控制Ａ／Ｄ芯片的转换开始和数据的读出，以及控制ＦＩＦＯ将数据写入ＦＩＦＯ。程序说明如下：

　　ｍｏｄｕｌｅｆｓｍ（ｉｎｔ＿ａｄｃ，ｃｌｋ，ｒｅｓｅｔ，ｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ）；

　　ｏｕｔｐｕｔｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ；

　　ｉｎｐｕｔｉｎｔ＿ａｄｃ，ｃｌｋ，ｒｅｓｅｔ；

　　ｒｅｇｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ；

　　ｒｅｇ[１：０]ｐｒｅｓｅｎｔ；

　　ｐａｒａｍｅｔｅｒｒｅｓｅｔ＿ａｄ＝２'ｈ０，ｓｔａｒｔ＿ａｄ＝２'ｈ１，ｗａｉｔ＿ａｄ＝２'ｈ２，ｒｅａｄ＿ａｄ＝２'ｈ３；

　　ａｌｗａｙｓ＠（ｐｏｓｅｄｇｅｃｌｋｏｒｎｅｇｅｄｇｅｒｅｓｅｔ）

　　ｉｆ（~ｒｅｓｅｔ） ｂｅｇｉｎｐｒｅｓｅｎｔ＝ｒｅｓｅｔ＿ａｄ；ｒｄ＿ａｄｃ＝１；ｗｒ＿ａｄｃ＝０；ｅｎｄ

　　ｅｌｓｅ

　　ｂｅｇｉｎ

　　ｃａｓｅ（ｐｒｅｓｅｎｔ）

　　ｒｅｓｅｔ＿ａｄ：ｉｆ（ｒｄ＿ａｄｃ）

　　ｂｅｇｉｎｐｒｅｓｅｎｔ＝ｓｔａｒｔ＿ａｄ；ｗｒ＿ａｄｃ＝１；ｅｎｄ

　　ｓｔａｒｔ＿ａｄ：ｉｆ（~ｉｎｔ＿ａｄｃ）

　　ｂｅｇｉｎｐｒｅｓｅｎｔ＝ｗａｉｔ＿ａｄ；ｒｄ＿ａｄｃ＝０；ｅｎｄ

　　ｗａｉｔ＿ａｄ：ｉｆ（~ｒｄ＿ａｄｃ）

　　ｂｅｇｉｎｐｒｅｓｅｎｔ＝ｒｅａｄ＿ａｄ；ｗｒ＿ａｄｃ＝０；ｅｎｄ

　　ｒｅａｄ＿ａｄ：ｉｆ（~ｉｎｔ＿ａｄｃ）

　　ｂｅｇｉｎｐｒｅｓｅｎｔ＝ｒｅｓｅｔ＿ａｄ；ｒｄ＿ａｄｃ＝１；ｅｎｄ

　　ｅｎｄｃａｓｅ

　　ｅｎｄ

　　ｅｎｄｍｏｄｕｌｅ

　　３．３数据采集系统

　　ＭＡＸ１９６模块和状态机模块组成高层模块--自动采样系统，通过模块实例的调用和端口映射语句实现模块的组合。特别设定输出信号ｉｎｔ＿ａｄｃ，可使仿真波形看得更加清楚。程序说明如下：

　　ｍｏｄｕｌｅｓｉｍｕａｄｃ（ｃｌｋ，ｒｅｓｅｔ，ｒｄ＿ａｄ，ｗｒ＿ａｄｃ，ｉｎｔ＿ａｄｃ）；／／系统模块

　　ｏｕｔｐｕｔｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ，ｉｎｔ＿ａｄｃ；

　　ｉｎｐｕｔｃｌｋ，ｒｅｓｅｔ；

　　ｒｅｇｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ，ｉｎｔ＿ａｄｃ；

　　ａｄｃａｄｃｍａｘ１９６（ｒｅｓｅｔ，ｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ，ｉｎｔ＿ａｄｃ）；／／Ａ／Ｄ芯片模块

　　ｆｓｍｆｓｍｄｓｐ（ｉｎｔ＿ａｄｃ，ｃｌｋ，ｒｅｓｅｔ，ｒｄ＿ａｄｃ，ｗｒ＿ａｄｃ）；／／状态机模块

　　ｅｎｄｍｏｄｕｌｅ

　　３．４仿真图形

　　图５为采集系统的时序仿真图。ＣＬＫ是系统外部时钟，用于控制采样频率；ＲＥＳＥＴ接外部复位信号，可以控制采样的起始时刻；ＭＡＸ１９６的ＷＲ＿ＡＤＣ、ＲＤ＿ＡＤＣ、ＩＮＴ＿ＡＤＣ分别与逻辑芯片ＥＰＭ７１２８的控制引脚相连接。仿真图表明，复位后，只要有ＣＬＫ时钟输出，Ａ／Ｄ转换将连续进行，转换数据依次存入ＦＩＦＯ，当ＦＩＦＯ满时，向ＤＳＰ发出中断请求，ＤＳＰ及时响应并启动ＤＭＡ高速读入ＦＩＦＯ中的值，由于ＤＳＰ读入的速度足够快，因此Ａ／Ｄ转换并不需要停顿，从而实现实时采样和实时处理。本文提出的自动采集系统采用ＣＰＬＤ芯片，用硬件描述语言设计自动状态机，实现硬件控制数据采集和存储。目前采集系统应用于ＤＳＰ应用板卡上，免去了ＤＳＰ监控Ａ／Ｄ芯片的时间，使信号处理系统能高效地完成复杂的随机共振系统的研究。实际应用证明该采集系统工作非常稳定，若采用更高数据转换速度的Ａ／Ｄ芯片、频率更高的系统时钟，可以进一步提高系统的数据采集速度。